CMOS(相補型金属酸化膜半導体)電子回路技術による情報処理基盤は、主に作製技術の進化と集積密度の増大によって、これまで成長を維持してきました。しかし、電子回路の微細化によって、もれ電流や配線抵抗の増加が引き起こされることで、成長が頭打ちになりつつあります。これを受け、各科学技術分野で新しい情報処理基盤の探索が加速しています。さらに配線抵抗の増大は、電子回路の応答速度を制限するため、演算遅延(レイテンシ)はすでにどんどん悪化しています。このような演算遅延の限界を克服するため、「超低遅延なナノフォトニックプロセッサ」と「ハイエンドなデジタル電気信号処理」を融合させた、「超低遅延かつ超低消費電力な光電子融合アクセラレータ」の実現が期待されています。低遅延化の原理は、「光信号がプロセッサ内をほぼ光速で伝わること」に尽きますが、プロセッサ内の回路長をさらに短くする、つまり回路内の光ゲートの小型化が進むほど、さらなる低遅延化が見込めます。
本研究グループでは、これまでに培ってきたナノフォトニクス技術を駆使することで、上記のナノフォトニックプロセッサの要素技術である「ナノ受光器」「ナノ光変調器」、またこれらの高度な組み合わせである「光トランジスタ」を実現してきました。しかしながら、「光トランジスタ」だけで光の低遅延性を損なわずに演算回路を組むことは容易ではなく、実際にはさまざまな要素を協調させることで、初めて具体的な機能を持つ低遅延かつ低消費電力なナノフォトニックプロセッサが実現できます。特に光の低遅延性に的を絞った光ゲートについてはこれまで未検討でした。

本研究グループは、上記のシリコンフォトニクス技術を前提とした素子構造を探索することで、3µm長の低損失かつシンプルなシリコン細線 Ψゲートを見出し、これによる低損失・高速・波長無依存な論理演算動作を世界で初めて実験実証しました。本成果のポイントを次に説明します。
(1)　シリコン細線Ψゲートによる低損失かつ高速な光論理演算の実現
光波シミュレーションによって最適化されたシリコン細線Ψゲートを作製し、20 Gbit/sの高速なランダム光信号ビット列A、B、およびバイアス光の3つを同時入力する実験を実施しました(図上)。その結果、適切な振幅のバイアス光を入力することで2階調の明瞭なAND動作が観測されました(図下)。このようなオンチップの微小な素子において光の干渉を用いた高速かつ明瞭なAND動作の観測は世界初で、シリコン細線Ψゲートの低損失性がもたらした結果です。光AND演算に要する演算遅延はおよそ30フェムト秒であることが素子長から推測されます。電子回路でのゲート遅延は10ピコ秒程度であることが知られるため、極めて低遅延です。
(2)　単一素子における光論理演算機能の切り替え動作の実現
上記と同じ素子に対して、各位相関係を保ちつつバイアス光の入力強度を適切に増大したところ、光XNOR動作および光NOR動作への動作の切り替えに成功しました。光AND動作同様、これらの高速な光論理演算の動作の観測も世界初です。
(3)　入力波長に無依存な光論理演算動作の実現
上記と同じ素子に対して、入力光の波長を1535から1565 nmまで5nmずつ変更し、計7波長それぞれに対する光AND動作の結果を重ね合わせたところ、ほぼ波長無依存な動作が可能であることを確認しました(図下)。このような明瞭な光AND動作での確認例は本成果が初です。異なる波長を同時に入力したとしても、波長間で相互作用はほとんどありませんので、最終的には「波長チャネルごとに異なるビット列と異なる論理演算を割り当てたうえで、独立した演算を単一のゲートで同時に実行できる機能」(波長分割演算)が可能になることが期待されます。これは非線形光学ゲートを用いた場合では実現が極めて困難な動作の1つです。

シリコン細線Ψゲートは、従来では成し得なかった小型化(低遅延化)と低損失化のトレードオフを打破する光論理素子として世界初で、従来の電子回路技術のみでは悪化する一方であった演算遅延を、光演算技術を組み合わせることで抜本的に解決できる可能性を示すものです。今後、パタンマッチングやベクトル(積和)演算といった応用で光電子融合アクセラレータの要素技術となることが期待されます。